今天小编要和大家分享的是Allegro相关信息，接下来我将从PLD/FPGA硬件语言设计verilog HDL，(修订版)第4章硬件描述语言veriloghdl设计进阶这几个方面来介绍。
Allegro相关技术文章PLD/FPGA硬件语言设计verilog HDL
HDL概述
随着EDA技术的发展，使用硬件语言设计PLD/FPGA成为一种趋势。目前最主要的硬件描述语言是VHDL和verilog HDL及System Verilog。 VHDL发展的较早，语法严格;而Verilog HDL是在C语言的基础上发展起来的一种硬件描述语言,语法较自由;System Verilog可以看做是Verilog HDL的升级版本，她更接近C语言且支持多维数组。 VHDL和Verilog HDL两者相比，VHDL的书写规则和语法要求很严格，比如不同的数据类型之间不容许相互赋值而需要转换，初学者写的不规范代码一般编译会报错;而 Verilog则比较灵活，而灵活在某些时候综合的结果可能不是程序员想要的结果。 System Verilog由于资料不是很多，目前懂得人较少。据调查在我国使用Verilog HDL的公司比使用VHDL的公司多。从EDA技术的发展上看，已出现用于CPLD/FPGA设计的硬件C语言编译软件，虽然还不成熟，应用极少，但它有可能会成为继VHDL和Verilog之后，设计大规模CPLD/FPGA的又一种手段。
选择VHDL或者verilog HDL还是System Verilog?
这是一个初学者最常见的问题。其实这三种语言的差别并不大，他们的描述能力也是类似的。掌握其中一种语言以后，可以通过短期的学习，较快的学会另一种语言，掌握了verilog HDL学System Verilog则更是简单。选择何种语言主要还是看周围人群的使用习惯，这样可以方便日后的学习交流。 当然，如果您是集成电路(ASIC)设计人员，则必须首先掌握verilog，因为在IC设计领域，90%以上的公司都是采用verilog进行IC设计。对于PLD/FPGA设计者而言，三种语言可以自由选择。如果你熟悉C语言，则建议你学习verilog HDL，你会发现verilog HDL的许多语法和关键字和C语言中的相同，使你能够很快突破语言障碍，快速入门。
学习HDL的几点重要提示
1.了解HDL的可综合性问题：
HDL有两种用途：系统仿真和硬件实现。 如果程序只用于仿真，那么几乎所有的语法和编程方法都可以使用。 但如果我们的程序是用于硬件实现(例如：用于FPGA设计)，那么我们就必须保证程序“可综合”(程序的功能可以用硬件电路实现)。 不可综合的HDL语句在软件综合时将被忽略或者报错。 我们应当牢记一点： “所有的HDL描述都可以用于仿真，但不是所有的HDL描述都能用硬件实现。”
2. 用硬件电路设计思想来编写HDL:
学好HDL的关键是充分理解HDL语句和硬件电路的关系。 编写HDL，就是在描述一个电路，我们写完一段程序以后，应当对生成的电路有一些大体上的了解， 而不能用纯软件的设计思路来编写硬件描述语言。 要做到这一点，需要我们多实践，多思考，多总结。
3.语法掌握贵在精，不在多
20%的基本HDL语句就可以完成80%以上的电路设计，30%的基本HDL语句就可以完成95%以上的电路设计，很多生僻的语句并不能被所有的综合软件所支持，在程序移植或者更换软件平台时，容易产生兼容性问题，也不利于其他人阅读和修改。建议多用心钻研常用语句，理解这些语句的硬件含义，这比多掌握几个新语法要有用的多。
HDL与原理图输入法的关系
HDL和传统的原理图输入方法的关系就好比是高级语言和汇编语言的关系。HDL的可移植性好，使用方便，但效率不如原理图;原理图输入的可控性好，效率高，比较直观，但设计大规模CPLD/FPGA时显得很烦琐，移植性差。在真正的PLD/FPGA设计中，通常建议采用原理图和HDL结合的方法来设计，适合用原理图的地方就用原理图，适合用HDL的地方就用HDL，并没有强制的规定。在最短的时间内，用自己最熟悉的工具设计出高效，稳定，符合设计要求的电路才是我们的最终目的。
HDL开发流程
用VHDL/VerilogHD语言开发PLD/FPGA的完整流程为：
1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。通常VHDL文件保存为.vhd文件，Verilog文件保存为.v文件
2.功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确(也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行时序仿真)
3.逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式和信号的连接关系。逻辑综合软件会生成.edf(edif)的EDA工业标准文件。
4.布局布线：将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到PLD/FPGA内
5.时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。(也叫后仿真)
6.编程下载：确认仿真无误后，将文件下载到芯片中
通常以上过程可以都在PLD/FPGA厂家提供的开发工具(如QuartusII，ISP，ISE)中完成，但许多集成的PLD开发软件只支持VHDL /Verilog的子集，可能造成少数语法不能编译，如果采用专用HDL工具分开执行，效果会更好，否则这么多出售专用HDL开发工具的公司就没有存在的理由了。
关于Allegro就介绍完了，您有什么想法可以联系小编。