3．1．2 FPGA模块
图2为FPGA脉冲产生接收框图。FPGA产生宽度可调的脉冲，按系统设计要求单片机向FPGA预置一个数，状态机处于低电平，在接收到单片机启动命令后，计数器1开始计数，与此同时状态机置高，每一个时钟脉冲沿到来时，计数器1值与预置数比较，直到两者相等，状态机才转为低电平，这样就发射一个脉冲。
测试仪所能采集到的反射脉冲在测试盲区外至少有2个，而有用的为前两个：一个是发射脉冲直接经接收电路得到，另一个是由线缆反射再经接收电路得到。若有其他脉冲则是由于脉冲的多次反射引起的。显然，脉冲在线缆中传播的时间为两个反射脉冲之间的时间差，这样就很容易避免电路所带来的系统误差，提高了测试精度。
当接收到回波产生的第1个脉冲下降沿后。计数器2开始计数，直到第2个下降沿到来，计数器停止计数，计数值锁存后通知单片机已完成，单片机分两次高8位和低8位读取计数器值。计数器2通过锁相环倍频得到更高的采集时钟，以减小因采集计数所带来的测试误差。以下是捕捉这2个下降沿时，输出一个脉冲的VHDL 进程：
此脉冲宽度即为信号在线缆中的传播时间。
3．1．3 脉冲发射接收模块
