可见，擦除数据的操作限制了FLASH芯片的工作速度。此外，其他一些特性，比如读写速度慢、写数据之前要先写入状态字、很多FLASH都设有冗余单元等等，这些特点都制约了测试速度的提高。因此，设计合理的方法，或将几块FLASH并测，并且应用测试算法减少测试时间就显得十分必要。
3．系统连接
本文选用的芯片为AMD公司的NOR型FLASH——Am29LV400B及三星公司的NAND型FLASH K9F5608UOB，它们都可通过44 PIN专用适配器和数字电路测试仪的数字通道直接相连。我们所采用的硬件实验平台是北京自动测试技术所开发的BC3192数模混合测试系统，该系统可提供工作速度快，算法图形产生方式灵活，非常适合测试需要。
4．测试实现方法
假设存储器可选址的存储单元数为N，由于存储器芯片每次只能访问一个存储单元，每个单元只有“0”或“1”两种状态，所以所有可能出现的状态共2N种。由于选取的地址又是随机的，所以，当测试步数为M时，选址序列组合可能有2N NM种之多。即使采用全“0”或全“1”两种图案测试，总的测试图形也将有2NM种，这是个巨大的数字。
为了能够有效地检测存储器芯片，必须分析半导体存储器的结构，确定和选择几种能够有效检验存储器功能的图形，使之既能达到检测目的，又使测试量限定在允许范围之内。但实际应用中，由于每种测试图形都有其局限性，再加上各个生产厂家以及各种型号存储器的特性不完全一致，现在还没有最佳的统一测试方法。
根据FLASH芯片的特点，我们主要改进并使用了以下几种办法：
4.1 奇偶校验图形检验法
奇偶校验图形检验法是一种比较适合存储器测试的方法。在奇偶性图形检验法中，向存储单元矩阵写入的数据图案是根据存储单元选址地址码的奇偶性而定的。如果存储单元的行地址码和列地址码中有偶数个1，其奇偶性为0，则在该存储单元中写入“0”（或“1”）；如果有奇数个1，其奇偶性为1，则在该存储单元中写入“1”（或“0”）；存储单元矩阵存入的信号数据将是行地址码和列地址码之间的异或关系，其算法如下：