其中：Ik为k次谐波的有效值。
故
首先，芯片控制的是输入峰值电流的正弦化，而PF计算的是平均电流的正弦化，这里相差一个占空比D.公式为：
其中：ton、Lp、Vr在一个周期内恒定，所以
，并不是一个正弦，而是一个削顶的准正弦波形。这势必会影响一些PF值，这也就是峰值电流控制的芯片PF值始终不能达到1的根本原因。
接下来，由上面的逻辑框图可知，要保证乘法器的输出是一个良好的正弦波形，这个和三个因素有关：第一是Vcomp电容要足够大，才能滤去100Hz的工频纹波。但该电容也不能选择过大，否则会使得上电后抽取过多Vcs电容的能量而导致UVLO出现。选择过小，则会出现输入电流波形向前偏的现象，且该现象因为输入电压的升高而日趋严重。因为Vcomp上纹波大小不变，但稳态值变小，相应纹波所占比例越大。第二是整流桥后端电容Cin要足够小，才能保证良好的正弦波形。此外，电容过大的话，电容上的充放电电流会和原边电流叠加，也会使得输入电流向前偏。但Cin也不能太小，否则会使得输入电压的开关纹波变大。极端情况下，仅靠Cin已不足以维持一个开关周期的开通，而前端又有电感使得电流不能突变，从而导致输入电流波形紊乱。同时，过小的Cin也不利于对差模干扰的抑制。第三，乘法器要求有宽广的线性度。
上面解决的是cos？，而没有考虑THD的影响。首先，乘法器要有良好的THD;再次，开关频率要尽可能抬高来降低输入电流纹波；最后，在电源进线端要选择电感匹配，这样才能做到高的PF值。
恒流精度的影响因素和提高手段
根据公式（3），恒流精度受两个因素影响：一是每个周期Vcs的峰值检测。由于芯片内部比较器的延时等因素，真正检测到最终的峰值难度很大（往往检测值都要小于真实的峰值）。这也是影响系统线调整率的主要因素。二是tdis/T的检测，其关键又在于tdis的检测。tdis的检测一个是开始点的确定，一个是结束点的确定。
PT4209中以DET脚超过1.25V为开始点的起始点。这个点和实际的真实开始点略有超前（相当于加进去一个tdis的小量），正好补偿因为Vcs的峰值检测漏掉的一点峰值。此外，这个上升时间量和Vin+ Vr/sub》大小成正比，所以就算对线调整率有影响也非常有限。另一端，如何判断tdis时间的结束，无论对于PSR恒压还是恒流，都是至关重要的一环。由于真正检测到该点有一定难度，市面上一般的芯片都只是简单地采取判断DET脚过零来近似认为是tdis的结束。好一点的芯片会在内部减去一个预先设定好的时间，但一旦系统选择不一样的参数，则补偿的结果不是偏大就是偏小。有些还需要在MOS管DS两端挂电容或在DET脚对地挂电容来进行补偿。