任意波形发生器的另外一种设计方案如图2所示，其工作原理是任意波形发生器的时钟通过使计数器加1来改变由计数器构成的地址产生电路的输出地址，计数器顺序扫过波形存储器中的每一个地址直到波形数据的末端，每个地址中的波形数据都被送至D/A转换器中以将数字信号转为模拟信号，而后D/A转换器的输出信号还需经过低通滤波器对D/A转换器输出信号的跃变边缘进行平滑处理得到所需的任意波形。在这种方案中，所有波形数据都被送入D/A转换器中，所以不会丢失波形数据，但要全部输出波形存储器中定义的波形数据内容，并且任意波形的输出信号频率可变，那么取样时钟的频率就必需是可变的，这点与由DDS构成的任意波形发生器有着明显的区别。采用该方案任意波形的输出频率
式中，Fs为可变采样时钟频率。
使用该方案电路结构简单，能够输出复杂的任意波形，对于高速任意波形发生器最为适合。基于该方案的任意波形发生器采样速率可达200百万次/秒，任意波形的最高输出频率可以达到50 MHz。高速任意波形发生器波形总体电路的方框图如图3所示。
1.2 任意波形产生电路的设计
如图4所示，一个完整的任意波形产生电路主要由时钟发生电路、地址计数器、波形存储器、锁存器、奇偶数据选择电路以及D/A转换器构成。
时钟发生电路用于产生任意波形发生器所需的可变时钟，通常可以由单片机控制的锁相环电路构成，在实际设计中采用锁相环集成电路，产生最高频率为100 MHz的时钟信号，时钟电路的输出信号送往地址计数器的时钟输入端，以驱动地址计数器扫描波形存储器中的数据，地址计数器采用15位二进制同步计数器，逻辑上等同于4片74F161级联，地址计数器输出的15位地址数据与波形存储器的地址输入端相连，波形存储器使用四片32 K×8(读写速度为12 ns)的SRAM级联成32 K×32的SRAM阵列，SRAM阵列输出端的32比特数据中，24比特为波形数据，2比特为控制信号，其余6比特数据线不使用。每个波形点分辨率为12 比特，每个地址存放两个波形点的数据，单片段任意波信号最长可达64 K个点，2个控制信号分别为停止位、同步位，停止位数据线通过D触发器与地址计数器的预置数控制端端相连，当检测到扫描至最后一个波形地址时，停止位将地址计数器的预置数控制端置位，这样在下一个时钟到来时，地址计数器又从该任意波形的首地址寻址，读取波形数据。控制信号中的同步位用于输出外同步信号。波形存储器输出的24位任意波形数据由锁存器锁存后送往12位奇偶数据选择电路的输入端。如前所述，波形存储器的每个地址存放两个点的波形数据，在通过人机接口向波形存储器写入波形数据时，一个点的波形数据由每个地址中的奇数位数据构成，另外一个点的数据由偶数位构成，这样做的好处是每个采样时钟到来时，可同时读取2个波形点的数据，使得输出波形的最高频率增大了1倍，相当于采样时钟的频率提高了1倍，大大提高仪器性能。12位奇偶数据选择电路逻辑上等同于3片74F157。奇偶数据选择电路的输出端与 D/A转换器的输入端相连，D/A转换器的作用是将从波形存储器中读取的数字信号转换为模拟信号，由于最高时钟频率为100 MHz，所以D/A转换器选择速率为125百万次/秒的AD975。根据采样定律输出信号的基波频率将低于所用的参考时钟频率的一半，在本方案中采样时钟最高频率为100 MHz，一个任意波形最少可由4个点构成，并且每个时钟周期读取两个波形数据，因此所输出的任意波形信号的最高频率为50 MHz。上述电路中，15位同步二进制地址计数器、24位锁存器、12位奇偶数据选择电路及相关控制电路也可由高速CPLD实现。