④端口的属性声明顺序可以是：
端口的输入输出 数据类型 有无符号 位宽 端口名称 ；
如：output reg signed ［7:0］ a;
注：数据类型没有写则默认为wire 型，有无符号没有写默认为无符号型；位宽没有写默认为1bit 。
⑤当书写完端口声明是，括号后面的‘;’千万不要忘记。
程序主体：
①前面我们提及到verilog的描述层次中有一个结构化描述，结构化的描述就是一点一点地例化（子模块、单元门）来实现系统/设计的功能。程序的主体可以是只例化一些门单元，但是verilog的这种纯结构化方式的显然是无法满足现代设计要求的，因此纯结构化方式已经被遗弃。
②程序的主体可以是行为描述，也就是通过一些verilog的行为语句来实现设计的要求/功能。行为描述主要有：控制流描述，过程描述，块语句，时序控制等。对于行为描述，有可综合的，有不可综合的，可综合的行为描述语句/语法就可以认为是RTL级描述时用到的，而不可综合的行为描述语句/语法可以认为是仿真/建模时用到的。
③下面大概说一下行为描述情况，也就是行为描述中无论是可综合还是不可综合都可以使用的情况，具体的可综合和不可综合的行为级描述语法在后面会描述。
控制流描述：以assign关键字开头的语句描述称为控制流描述，主要用来实现一些简单的组合逻辑。
块语句：包含在关键字begin.。.end 、fork 。。.join之间的语句称为块语句。
过程描述：由initial模块、always模块、function模块、task模块这四个模块实现的过程。
时序控制：延时控制、敏感信号控制语句等
④块语句可以有一个名字，写在begin/fork后面（如beign:adder_disc ），给它一个名字有什么好处呢？好处有两个，一个是可以在块内部定义寄存器变量（注意哦，只能寄存器变量，这个寄存器变量在块内部使用），另外一个就是可以用disable这个关键字来中断语句块的执行（具体怎么弄，请参看其他书籍，这里不详述）
⑤begin.。.end内的语句是串行的，这是从语法的结果上讲的，但是它是可以综合的，综合出来的实际电路是并行的，也就是实际电路中，各条语句之间并不全是串行的，这里需要建立一个概念，方便讲解以后的阻塞赋值和非阻塞赋值。而fork.。.join 内的语句是同时进行的，然而这是不可综合的。
⑥一个程序的主体中可以有多个initial模块、always模块、function模块、task模块。Function模块和task模块以后介绍。多个Initial模块、always模块之间是并行的，但是initial只执行一次，而always是反复执行。
initial一般是不可综合的，用在仿真当中；在进行仿真时，通常被用来描述测试模块的初始化、监视、波形生成等功能。