HDL综合器是EDA设计流程中的一个独立的设计步骤，它往往被其他EDA环节调用，完成整个设计流程。
电路网表（逻辑图）由元件名N、模型M、输入端信号PI、输出端信号PO四部分组成，是唯一确定电路连接关系的数据结构。即：E=（N，M，PI，PO）
例：一位全加器的电路网表
E1，XOR，（X，Y），S1
E2，XOR，（Cin，S1），Sum
E3，AND，（X，Y），S2
E4，AND，（S1，Cin），S3
E5，OR，（S2，S3），Cout
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