Devgan说：“采用更先进的几何布局后，多模式会更加复杂。随着复杂度的提高，很难预测设计规则错误。错误与环境相关。”
有些规则是熟悉的：例如，减小耦合的间隔规则，平板印刷的形状规则等。双模式增加了颜色规则，以保证最精细的模式能够分成两个独立的掩膜。还有相对较新的布板相关效应，Devgan指出了其中的六个——包括非常接近和多间隔等，这对晶体管行为有很大的影响。为说明问题的严重性，Devgan指出，在20 nm已经有5，000条布板规则需要进行检查。
对于模拟设计人员和数字单元库开发人员，这么复杂的结果是，几乎不可能开发DRC结构干净的布板。由于提取和DRC带来的布板问题，设计人员必须预测多次迭代。Devgan提醒说：“这需要几个星期的时间。40%的设计时间都花在收敛上。”
建模挑战
除了晶体管行为上的这些不同之外，电路设计人员在FinFET上还遇到了其他一些问题：仿真模型在结构上与平面MOSFET不同，会更复杂。Trihy提醒说，“如果您看一下模型，杂散电容的数量增加了十倍。还不清楚桌面驱动的仿真器能否处理FinFET.”
图2.FinFET仿真器模型会非常复杂
即使是如此复杂，也并不是所有模型在所有条件下都正确。因此，对于不熟悉平面晶体管的用户，模型选择会与电路相关，可能也会与布板相关。Herrin同意，“有不同点，您必须知道模型的局限性。”
Nandra说，Synopsys一直结合使用SPICE和TCAD工艺模型，以及BSIM-4公共多栅极模型，以实现FinFET电路的精确仿真。他说，即使是在亚阈值区，BSIM-4也的确实现了精确的行为模型。但是，用在电路仿真时，模型会非常复杂。Nandra承认，“您必须采用结构相关的方法来解决杂散问题。”
Trihy继续这一主题。他问到，“器件模型会停在哪里，从哪里开始提取电路？采用FinFET电路，边界是模糊的。您可以依靠设计规则来限制交互，但是，最后，最重要的可能不是模型的精度，而是提取的精度。”Devgan在他一次发言中，提醒说，在某些情况下，可能需要现场解决问题，对复杂的紧密封装的3D结构进行精确的提取，FinFET电路会有这种结构。
新方法，新电路
晶体管行为、布板规则和建模方法出现了很大的变化，因此，适用于28 nm平面工艺的电路拓扑不太可能用在14 nm FinFET工艺上。量化会带来一些挑战。低电压、受限的gm以及大栅极电容会导致其他变化，包括，限制扇出，处理压缩动态范围等。Soenen提醒说，“这不是电源技术，但我们计划提供1.8 V FinFET.”Herrin解释说，例如，在嵌入式应用中，电压限制意味着完全不同的ESD电路，采用新方法来支持高电压I/O.