在总线结构上，由于数据传输速度高，以往的ISA总线不能满足要求（ISA总线最大传输速度5MB/S），必须采用更快的PCI总线结构。PCI总线协议是Intel公司1992年提出的，为满足高速数据输入/输出要求而设计的一种低成本，高性能的局部总线协议。它是一种独立于处理器的总线结构，具有32位或64位的复用的数据地址总线，总线上的设备可以以系统总线的速度在相互之间进行数据传输，或直接访问系统内存，可以达到132MB/s的数据传输速率（64位则性能加倍）。采用PCI接口的设备必须满足PCI接口规范V2.2标准。
PCI 总线结构具有非常明显的优点，但其总线规范十分复杂，要求非常严格的时序关系，接口的设计难度较大。因此，为了减少PCI总线在实际应用中的复杂性，许多公司设计出了专门针对PCI总线接口的控制芯片。PCI9054就是其中比较先进的一种。PCI9054是PLX公司推出的一种33M， 32位PCI接口控制器，可同时支持3.3V和5V两种信号环境，并且具有电源管理功能。其结构框图如图3所示。
它提供了三种物理总线接口：PCI总线接口，LOCAL总线接口，及串行EPROM接口。
LOCAL总线的数据宽度为32位，时钟频率可达到50MHZ， 并且支持数据预取功能。 9054的LOCAL总线与PCI总线之间数据传输有三种方式：主模式（Direct Master），从模式（Direct Slave），DMA方式。其内部具有两个DMA数据通道，双向数据通路上各有6个FIFO进行数据缓冲，可同时进行高速的数据接收和发送。8个32位Maibox寄存器可为双向数据通路提供消息传送。9054还有2个32位Doorbell寄存器，用来在PCI和Local总线上产生中断。
用户通过设置其内部寄存器，即可完成各种控制功能。9054内部寄存器的配置信息可以写在一片串行EPROM中，在加电时9054自动加载串行EPROM配置信息，并由PCIBIOS通过PCI总线对配置寄存器读写。9054可方便地与各种存储设备相连接，在本设计中，它与FIFO及EPROM的设计接口如图4所示。在本系统中，数据传输是单方向的，因此只设计PCI9504从FIFO中读数据的情况，只用到与读FIFO有关的信号，如REN，RCLK等。其中的CPLD逻辑关系如下：
REN平时为高电平（无效电平），当ADS#为低（有效），BLAST为高（无效），LW/R为低（有效）时，表明9054开始了一个有效的读数据周期，CPLD产生一个低电平信号REN（有效电平）给FIFO，同时作为Ready信号返回给9054，通知9054设备已准备就绪。此信号持续到ADS#为高（无效）且BLAST为低（有效）时，表明9054已经开始最后一个周期，此时REN信号再次变高电平（无效）。