今天小编要和大家分享的是Mentor相关信息，接下来我将从Mentor Graphics 与TSMC携手为设计，worlds best mentor. 黑色. - 鼠标垫,20.32 x 20.32这几个方面来介绍。
Mentor相关技术文章Mentor Graphics 与TSMC携手为设计
参考流程 8.0 版（Reference Flow 8.0）提供高级DFM 性能WILSONVILLE, Ore. and HSINCHU, Taiwan – 2007 年6 月5 日 –明导公司 (Mentor Graphics 纳斯达克代号: MENT) 与台湾半导体制造商TSMC (台湾证券交易所代码: 2330, 纽约证券交易所:TSM)今日宣布明导的可制造设计（DFM）与可测试设计（DFT）工具已被整合入台积电的设计参考流程8.0 版。新的设计参考流程8.0 版突出了明导工具在以下方面的卓越表现：关键区域分析和缩减、化学机械抛光(CMP)分析、使用智能填充算法进行平坦化控制、光刻友好性设计、工艺变异性分析、以及基于明导Calibre®和TestKompress®解决方案的可测试设计流程。设计参考流程8.0 版的其它优势包括芯片内部工艺变异的静态时序分析，DFM 热点自动修正以及全新的动态低功耗设计方法学。.“明导很高兴能够再次在全球高级的专业半导体晶圆制造厂展示DFM 和DFT 解决方案的产品价值，”明导国际芯片设计部门的总经理和副总裁Joe Sawicki 说道：“我们跟台积电的保持合作会帮助我们的设计师更好的应对纳米半导体设计和制造的挑战。”“我们相信明导的DFM 工具能够提升那些使用Calibre 来做物理验证的设计师的信心。”台积电设计服务营销处的副处长吴国雄表示：“明导的DFM 工具与设计参考流程8.0 能够很好的与参考流程中的设计工具整合，使得它们能够很好的融入我们的顾客的流程。”关于明导DFM 平台Calibre LFD™ (光刻友好性设计) 准确的将版图设计与实际硅片上门极或是金属线的宽度差异加以建模。Calibre LFD 指出版图布局的热点－由于光刻工艺的变动所引起的高失败率区域，并对它们进行评级以决定提高成品率的优先级。与Sierra Design Automation 的Olympus-SOC™设计工具整合后，它们能够反向输送Calibre LFD 的结果来指导设计师改进布局，并对修改的时序进行重新评估。Calibre YieldAnalyze 针对版图布局的所有的层，进行关键区域分析以找出对于随机微粒缺陷敏感易损的版图结构，比如布局设计过于靠近的短路或开路。YieldAnalyzer 指导设计者快速锁定热点，并且决定怎样的修改变化能够最大程度改进成品率。数据被送往诸如Sierra Olympus-SOC 的P&R 工具，这些工具会在布局过程中自动减少生成关键区域，并且确保修正后收敛的时序能够被保持。Calibre YieldEnhancer™通过通孔双置、延伸扩大通孔金属包覆等方法来自动提高版图设计的良品率。这些修改的数据会被反标回GDSII, OASIS™, LEF/DEF, OpenAccess™ 以及Milky Way™ 的设计数据库。Calibre CMP 解决方案是与TSMC 的VCMP 仿真器整合起来，使得设计师能够为CMP 工艺建立模型，并且根据版图密度、来自动添加填充。这个智能的“基于模型的填充”方法提供最佳的芯片平坦化改善以减少表面凹凸和厚度的变化引起的桥接，并把附加的寄生电容和它对时序的影响减到最小。Calibre 的寄生参数提取工具，比如xRC 和xL 也被整合到VCM 来建立复杂的3D 电路模型，它使得组件和互连的参数与实际芯片的结果更为接近。有了这些参数数据，使用Mentor’sADiT™或者其它支持Calibre’s 反标数据功能的电路仿真器可以得到准确率极高的仿真结果。DFT 的功能基于明导的TestKompress, MBISTArchitect™, and YieldAssist™等工具，在台积电设计参考流程6.0 版中就已经有它们的身影，涵盖了逻辑测试和内存测试。设计参考流程8.0 版的新功能包括为了解决测试时的电源问题特别提供的ATPG 过程中的电源报告，和针对小型延时的缺陷的ATPG。关于Mentor就介绍完了，您有什么想法可以联系小编。