今天小编要和大家分享的是接口,总线,驱动相关信息，接下来我将从基于FPGA上的SERDES硬件接口设计，基于京微雅格低功耗fpga的8b/10b serdes的接口设计这几个方面来介绍。
接口,总线,驱动相关技术文章基于FPGA上的SERDES硬件接口设计
串行接口常用于芯片至芯片和电路板至电路板之间的数据传输。随着系统带宽不断增加至多吉比特范围，并行接口已经被高速串行链接，或SERDES（串化器/ 解串器）所取代。起初， SERDES是独立的ASSP或ASIC器件。在过去几年中已经看到有内置SERDES的FPGA器件系列，但多见于高端FPGA芯片中，而且价格昂贵。
本方案是以CME最新的低功耗系列FPGA的HR03为平台，实现8/10b的SerDes接口，包括SERDES收发单元，通过完全数字化的方法实现SERDES的CDR（Clock Data Recovery，时钟数据恢复），完成100~200Mhz的板间SERDES单通道通信，该SERDES接口方案具有成本低、灵活性高、研发周期短等特点。
1 硬件接口：
硬件的接口如上图所示，主要包括发送与接收模块。
发送模块包括8b/10b编码器，并串转换器，锁相环（PLL）频率合成器和发送器，接收模块包括 8b/10b解码器，Comma 检测器，串并转换器，时钟数据恢复器（CDR）和接收器。
8b/10b编码器用于将从上层协议芯片发送过来的字节信号映射成直流平衡的 10 位8b/10b 编码，并串转换用于将 10 位编码结果串行化，并串转换所需的高速、低抖动时钟由锁相环提供，发送器用于将 CMOS 电平的高速串行码流转换成抗噪声能力较强的差分信号，经背板连接或光纤信道发送到接收机。
在接收端，接收器将接收到的低摆幅差分信号还原为CMOS电平的串行信号，CDR从串行信号中抽取时钟信息，完成对串行数据的最佳采样，串并转换利用CDR恢复的时钟，将串行信号转换成10位的并行数据，Comma检测器检测特殊的 Comma 字符，调整字边界，字边界正确的并行数据经过8b/10b解码，还原为字节信号，传送到上层协议芯片，完成整个信息传输过程。
实际的设计中，CDR部分是由纯逻辑电路完成的，为设计的核心的部分，下面将介绍数字CDR在HR03的实现方案。
2 数字CDR：
CDR模块作用是从数据中恢复嵌入的时钟，然后接收器按照恢复的时钟进行数据位对齐并通过comma进行字对齐。最后，将数据进行8b/10b解码，供系统使用。