如图1所示，采用扫描设计技术后，通过扫描输入端，可以把需要的数据串行地移位到扫描链的相应单元中，以串行地控制各个单元；同时，也可以通过扫描输出端串行地观测它们。这样就消除了时序电路的不可控制性和不可观测性，提高了电路的可测性。需要注意的是，可测性设计的前提是不能改变原始设计的功能。
扫描设计的基本流程
扫描设计测试的实现过程是：
1） 读入电路网表文件，并实施设计规则检查（DRC），确保设计符合扫描测试的设计规则；
2） 将电路中原有的触发器或者锁存器置换为特定类型的扫描触发器或者锁存器（如多路选择D触发器），并且将这些扫描单元链接成一个或多个扫描链，这一过程称之为测试综合；
3） 测试向量自动生成（ATPG）工具根据插入的扫描电路以及形成的扫描链自动产生测试向量；
4） 故障仿真器（Fault Simulator）对这些测试向量实施评估，并确定故障覆盖率情况。
DFT对芯片的影响
DFT是为了简化芯片测试而采用的技术，对芯片的功能没有影响，但不可避免地会增加逻辑，对芯片产生一些影响。
对芯片面积的影响
DFT以增加逻辑来达到简化测试的目的，增加的逻辑势必会增加芯片面积。一般，采用DFT会增加10%“15％的芯片面积。
对芯片性能的影响
边界扫描要在每个输入输出端口处插入边界扫描寄存器（BSC），因此，在正常工作时，信号要多通过一个多路开关，这就带来了额外延时，降低了芯片原本可以达到的工作频率。