_CD1、_CD2 为低电平时，CPU 的地址总线的低11 位A［10∶0］于CF 卡的地址总线A［10∶0］连通，CPU的数据总线的低16 位D［15∶0］与CF 卡的地址总线D［15∶0］连通。CPU 的A25/CFRNW 信号是数据流的方向的，NCS4/CFCS 信号是数据总线的传输使能。详细内容请参阅表2。
CPU 是高速器件，CF 卡是低速器件，在CPU 给CF 卡传输数据的时候就会发生因为接收速度慢而丢失数据的情况。所以需要用_WAIT 信号来延迟CPU 的发送，这样才能使CPU 的发送时序与CF 卡的接受时序匹配，使得数据的传输正确无误。实际电路中CF 卡的_WAIT 信号通过CPLD 来控制CPU 的NWAIT 信号，_WAIT 要接10 kΩ 的上拉电阻。RDY/BSY 是CF 卡的工作状态信号，当RDY/BSY 为1 时，CF 卡已经做好准备接收新的数据;当RDY/BSY 为0 时，CF 卡正在接受数据，这个信号也要接个10 kΩ上拉电阻。CF 卡的复位RESET 信号也是由系统的复位nRESET 信号在CPLD 中反相后产生的，以保持和系统的复位信号同步。
3 CPLD 程序开发
CPLD 程序在quartus Ⅱ下用Verilog HDL 语言编写。程序经过编译后，下载到CPLD 中固化。连接电路板和CF 卡，对CF 卡进行数据的读写操作，测试结果表明数据传输正确无误，且传输速率更高。
4 结束语
该文重点研究了如何利用CPLD 来连接基于ARM 的嵌入式系统与CF 卡。其中使用的CPLD 不但简化了接口电路，使其适合现场编程，同时改进的接口电路还适合产生各种复杂组合逻辑和时序逻辑。这种存储技术的正确性已在电路板上得到验证，它为基于ARM 的嵌入式系统的CF 卡存储提供了一种有效的解决方案。
来源：中国电子网
关于嵌入式技术就介绍完了，您有什么想法可以联系小编。