图5 进程2 设计流程
进程3 ： 此进程由send data flag 信号启动， 当发送数据标志被置位时， 此进程启动。此后， FPGA 开始从已完成显示数据接收的RAM区读取数据并送到4 位宽度的数据输出口， 此输出口与VT6103 相连。VT6103 以25MHz 时钟每次接收半个字节（4bit） ，然后经片内4B5B 编码、整形后将数据由差分输出口TX+ 和TX- 串行输出， 以把数据从USB2. 0 接口模块发给外部的显示处理模块。其设计流程图如图6所示。其中， VT6103 接收显示数据时序如图7 所示。每次接收4bit 后， 芯片内部都将自动对每次接收到的4bit 数据进行处理并以100MHz 的时钟频率串行差分输出给以太网变压器。
图6 进程3 设计流程
图7 接收显示数据时序
责任编辑；zl
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