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VHDL和Verilog谁更胜一筹
这两种语言都是用于数字电子系统设计的硬件描述语言，首先要明确的是VHDL、Verilog并非是针对硬件设计而开发的语言，只不过目前被我们用来设计硬件。HDL是Hardware Description Language的缩写，中文名称是“硬件描述语言”。也就是说HDL并不是“硬件设计语言（Hardware Design Language）”。别看只差这一个单词，正是这一个单词才决定了绝大部分电路设计必须遵循RTL的模式来编写代码，而不能随心所欲得写仅仅符合语法的HDL代码。这两种语言都已经是 IEEE 的标准。那么VHDL VS Verilog哪个更胜一筹呢？
共同点：
现在我们来看看这两者有哪些共同的特点：
1. 能形式化地抽象表示电路的行为和结构；
2. 支持逻辑设计中层次与范围地描述；
3. 可借用高级语言地精巧结构来简化电路行为和结构；具有电路仿真与验证机制以保证设计的正确性；
4. 支持电路描述由高层到低层的综合转换；
5. 硬件描述和实现工艺无关；
6. 便于文档管理；
7. 易于理解和设计重用
区别：
两者各有各的特点。 Verilog HDL 推出已经有 20 年了，拥有广泛的设计群体，成熟的资源也比 VHDL 丰富。 Verilog 更大的一个优势是：它非常容易掌握，是类C语言，只要有 C 语言的编程基础，可以通过比较短的时间掌握这种设计技术。而 VHDL 设计相对来说要难一点，是类ADA语言，这个是因为 VHDL 不是很直观，需要有 Ada 编程基础，一般认为至少要半年以上的专业培训才能掌握。
目前版本的 Verilog HDL 和 VHDL 在行为级抽象建模的覆盖面范围方面有所不同。一般认为 Verilog 在系统级抽象方面要比 VHDL 略差一些，而在门级开关电路描述方面要强的多。
Verilog code 运行速度快，仿真表现好，所以网表都用Verilog。VHDL语言比较严谨，某些语法错误在语法分析阶段就可以被发现，而Verilog和C类似语言风格比较自由。Verilog适合算法级，RTL，逻辑级，门级，而VHDL适合特大型的系统级设计。Verilog更加灵活效率更高。能用较少的代码实现相同的功能。而且拥有VHDL没有的系统函数。VHDL抽象层次较verilog略高，具有一些verilog没有的功能比如可以定义模块端口为多维数组类型、可以不指定状态机的具体编码方式等。
总结
那么对数字逻辑设计中究竟用哪一种硬件描述语言？目前在美国，高层次数字系统设计领域中，应用 Verilog 和 VHDL 的比率是 80 ％和 20 ％；日本和台湾和美国差不多；而在欧洲 VHDL 发展的比较好。在中国很多集成电路设计公司都采用 Verilog。