VHDL是美国军方组织开发的，1987年成为标准，而 Verilog 是 1995 年才成为标准的。Verilog 是一个公司的私有财产转化而来的。为什么 Verilog 能成为 IEEE 标准呢？
笔者认为一定有它独特的优越性， Verilog 拥有更强的生命力。而且容易入门，接受Verilog HDL代码做后端芯片的集成电路厂家比较多。如果着重于集成电路的设计，建议学习Verilog HDL语言。VHDL强调组合逻辑的综合，在各个高校用的比较多。
关于EDA,IC设计就介绍完了，您有什么想法可以联系小编。