图4 时钟信号与地址信号波形
由上图可知，在地址信号比时钟信号长的情况下，保持时间为684ps，建立越为1.1ns。可见，相对于地址线与时钟线等长来说，地址线比时钟线长会使地址信号的建立时间更短。同理，如果时钟线比地址线长，则建立时间会变长，而保持时间会变短。那么双倍速率的数据信号又是怎样的？下面通过具体的仿真实例来看一下。
图5 DQ 与 DQS仿真示意
仿真通道如上图所示，驱动端和接收端为某芯片公司的IBIS模型，仿真波形如下：
图6 DQ与DQS仿真波形
我们将DQS和DQ信号同时生成眼图，在一个窗口下观测，结果如下：
图7 DQ与DQS眼图
如上图所示，大家可能发现了，如果按照原始对应关系，数据信号的边沿和时钟信号的边沿是对齐的，如果是这样，时钟信号怎样完成对数据信号的采样呢？实际上并不是这样的。以上仿真只是简单的将两波形放在了一起，因为DQ和DQS的传输通道长度是一样的，所以他们的边沿是对齐的。实际工作的时候，主控芯片会有一个调节机制。一般数据信号会比DQS提前四分之一周期被释放出来，实际上，在颗粒端接收到的波形对应关系应该是这样的：
图8 平移后的眼图
通过主控芯片的调节之后，DQS的边沿就和DQ信号位的中心对齐了，这样就能保证数据在传输到接收端有足够的建立时间与保持时间。和上面分析时钟与地址信号一样，如果DQ与DQS之间等长做的不好，DQS的时钟边沿就不会保持在DQ的中间位置，这样建立时间或者保持时间的裕量就会变小。
先简单的来看一张图
图9 延时偏差对时序的影响
上图中，T_vb与T_va表示的是主控芯片在输出数据时时钟与数据之间的时序参数。在理想情况下，时钟边沿和数据电平的中心是对齐的，由于时钟和数据传输通道不等长，使得时钟边沿没有和数据脉冲的中间位置对其，使得建立时间的裕量变小。在理解了这些基础问题之后，我们需要做的就是将这些时间参数转化为线长。