由于SINAD是将输入频率与所有不良频率成份作比较，所以它其实是ADC动态效能的一个整体性测量。以下的部份将会详细讨论三种不同的ADC驱动器架构。
1. 单到单ADC驱动器
这个架构有一个单端式输入源接驳到运算放大器的输入，然后此运算放大器的单端式输出会再接驳到ADC的单端式输入。仅仅10 nV/ 的低杂讯和130 MHz的宽阔频宽促使LMH6618成为驱动12位ADC121S101 500KSPS至1MSPS 类比/数码转换器的首选，这个ADC拥有一个具备内置取样和保持电路的逐次逼近架构（successive approximation architecture）。图2所示为一个驱动ADC121S101的LMH6618之原理图，所用的是具备有增益-1（反相）的二阶多重反馈配置。图中的反相配置比起非反相的为佳，原因是反相配置可提供更多的线性输出回应。表1列出LMH6611或LMH6618与ADC121S101组合后的效能资料。图3表示出在f = 200 KHz时的LMH6611和ADC121S101组合之FET绘图。ADC驱动器的500 KHz截止频率可从下列算式计算出来：
运算放大器的增益由下列算式设定：
图2：单到单ADC驱动器
图3：单到单ADC驱动器的FET绘图
表1：LMH6611/LMH6618与ADC121S101组合后的效能
2. 单端到差动ADC驱动器
图4中的单端到差动ADC驱动器采用了LMH6612双重运算放大器来缓冲一个单端源，以便驱动一个具备有差动输入的ADC。其中一个运算放大器会被配置成一个单位增益缓冲器，并负责驱动运算放大器U2的反相（IN-）输入和ADC121S625的非反相（IN+）输入。U2把输入讯号倒向并驱动ADC121S625的反相输入。U2的增益配置为+2，因此可在无需牺牲THD效能下减低杂讯。至于2.5V的共模电压会同时设立在两个运算放大器U1和U2的非反相输入。
当0至VREF的单端输入讯号被AC耦合到运算放大器的非反相终端时，以及当每一个运算放大器的非反相终端在中标量2.5V下被偏压时，这种配置便可产生2.5Vpp的差动输出讯号。此外，两个输出RC抗叠频滤波器会同时使用在U1和U2的输出与ADC121S625的输入之间，以减轻来自输入源的不良高频杂讯之影响。每一个RC滤波器均具备有约22 MHz.的截止频率。图5表示出在f = 20 KHz时LMH6612和ADC121S625组合的FET绘图。