3 、加法树的应用
加法树在很多应用中出现，比如用在滤波器、乘法器、累加器、第三代（3G）无线基站的信道卡相关器等。下面以在数字通信系统中广泛应用的高速数字相关器为例来说明加法树的应用。
在数字通信系统中，常用一个特定的序列作为数据开始的标志，称为帧同步字，发送端在发送数据前插入帧同步字，接收端如果收到帧同步字就可以确定帧的起始位置，从而实现发送和接收数据的帧同步。数字相关器的作用是实现两个数字信号之间的相关运算，即比较等长度的两个序列间相等的位数。最基本的相关器是异或门。例如y=a○+b，当a=b时，y=0，表示数据位相同；当a≠b时，y=1，表示数据位不同。多位数字相关器可以由l位相关器级连构成。N位数字相关器的运算通常可以分解为以下两个步骤：
（1） 对应值进行异或运算，得到N个l位相关运算结果；
（2） 统计N位相关结果中0或1的数目，得到N位数字中相同位和不同位的数目。
对于一个32位的高速数字相关器，由于实现起来需要的乘积项、或门过多，因此为降低耗用资源，可以分解为8个4位相关器，然后用3级加法器相加得到全部32位的相关结果，这是传统的实现方法，如图4（a）所示。针对采用灵活的ALM结构的StratixII器件，可以采用3输入加法器来改进加法树，只用2级加法树就可完成，如图4（b）所示。
采用器件StratixⅡEP2S15FC484-5分别用2输入加法器树和3输入加法器树来实现上述相关器，SynplifyPro 7.7对图4（a）综合结果为占用80个ALUTs（自适应查找表）和56个FF（触发器），估算时钟频率为509.9 MHz。而对图4（b）综合结果为占用65个ALUTs和41个FF，估算时钟频率为465.0MHz。可见虽然稍微降低了时钟频率，但节省了大约20％的资源占用。
4 、结语
本文给出了使用StratixⅡFPGA实现加法树的方案及其在高速数字相关器中的应用。计算机综合仿真结果表明，该方案与传统实现加法树的方案比较，能通过压缩加法树中总的步骤数，大大减少了对FPGA逻辑资源的占用，并且随着加法树输入数据的数目增加，逻辑级和逻辑资源减少的百分比会更大。
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