今天小编要和大家分享的是测量仪表相关信息，接下来我将从采用时钟复用技术提高可测性设计的故障覆盖率，数字电路d触发器这几个方面来介绍。
测量仪表相关技术文章采用时钟复用技术提高可测性设计的故障覆盖率
引 言
基于扫描路径法的可测性设计技术是可测性设计（DFT）技术的一个重要的方法，这种方法能够从芯片外部设定电路中各个触发器的状态，并通过简单的扫描链的设计，扫描观测触发器是否工作在正常状态，以此来检测电路的正确性。但随着数字电路朝着超大规模的方向发展，设计电路中使用的触发器的数目也日趋庞大，怎样采用合适的可测性设计策略，检测到更多的触发器，成为基于扫描路径法的一个关键问题。
本文采用基于扫描路径法的可测性设计技术，对一款约750万门级雷达芯片的实际电路进行可测性设计。在设计中通过使用时钟复用技术、时钟电路处理技术以及IP隔离技术等几种有效的设计策略，大大提高了芯片的故障覆盖率，最终达到可测性设计的目的。
1 扫描链设计原理
数字电路由大量的组合元件和时序元件组成，时序元件具体体现为单个的触发器（DFF）。数字电路基本组成如图1所示。其中系统时钟（CP）来控制各个触发器的数据端口相应数据的输入输出。
基于扫描路径法的可测性设计就是将电路中的时序元件触发器替换为相应的可扫描的时序元件扫描触发器（SDFF）；然后将上一级扫描触发器的输出端（Q）连接到下一级的数据输入端（SDI），从而形成一个从输入到输出的测试串行移位寄存器，即扫描链（ScanChain）；通过CP端时钟的控制，实现对时序元件和组合逻辑的测试。实现扫描链设计后的电路如图2所示。