今天小编要和大家分享的是工艺,制造相关信息，接下来我将从如何识别和防止7nm工艺失效，众厂商前赴后继入局中国 晶圆市场将迎来爆发这几个方面来介绍。
工艺,制造相关技术文章如何识别和防止7nm工艺失效
作者：泛林集团
通过失效分类、良率预测和工艺窗口优化实现良率预测和提升
器件的良率在很大程度上依赖于适当的工艺规格设定和对制造环节的误差控制，在单元尺寸更小的先进节点上就更是如此。过去为了识别和防止工艺失效，必须要通过大量晶圆的制造和测试来收集数据，然后对采集到的数据进行相关性分析，整个过程费时且昂贵。如今半导体虚拟制造工具（例如SEMulator3D®）的出现改变了这一现状，让我们可以在“虚拟”环境下完成以上实验。甚至在硅材料中进行工艺实验之前，虚拟制造就可以用于了解工艺之间的相互影响和工艺步骤灵敏度以实现最大化良率。本文将通过一个简单示例来演示如何通过虚拟制造来提升7nm节点特定结构的良率，其中使用到的技术包括失效分类、良率预测和工艺窗口优化。
良率提升与失效分类
A．失效分类定义
边缘定位误差是导致后段制程良率损失的主要失效模式［1］。下面用简单实例说明，假设M1由金属A（MA）和金属B（MB）组成【通常由LELE（光刻-刻蚀-光刻-刻蚀），或自对准双重图形化技术（SADP）工艺产生】，而接触孔（VC）被设计连接到MB。
金属关键尺寸CD（或SADP工艺中的心轴CD）或VC CD或金属至VC的套准精度存在工艺误差，会引起因通孔和金属层之间产生边缘定位误差而导致的良率损失。
如下失效分类分别对应不同的CD和套准误差组合（见图1）：
1.高接触电阻（HR）：VC和MB接触面积过小
2.VC-MA漏电（VML）：VC至MA的距离过小
3.MA-MB漏电（MML）：MA至MB的距离过小
4.VC-MB开路（VMO）：VC未接触MB，两者之间没有重叠
5.VC-MA短路（VMS）：VC接触MA，两者之间有部分重叠
图1. 分类图示（a）合格，（b）HR，（c）VML，（d）MML，（e）VMO，（f）VMS
B．结构构建与校准，以及失效模式生成与识别
为了演示如何通过虚拟制造提高良率，现构建一个7nm的 VC和M1工艺。在生成并校准虚拟工艺结构之后，执行一系列虚拟量测步骤。图2展示了在虚拟结构上相应的测量位置，根据测量结果，可以将当前失效纳入相应的失效分类。