今天小编要和大家分享的是可编程逻辑相关信息，接下来我将从Altera FPGA硬核浮点DSP模块解决方案提高运算性能，ii nios 2系统编程教程书籍 电子设计嵌入式altera fpga内嵌软核处理这几个方面来介绍。
可编程逻辑相关技术文章Altera FPGA硬核浮点DSP模块解决方案提高运算性能
1、 FPGA浮点运算推陈出新
以往FPGA在进行浮点运算时，为符合IEEE 754标准，每次运算都需要去归一化和归一化步骤，导致了极大的性能瓶颈。因为这些归一化和去归一化步骤一般通过FPGA中的大规模桶形移位寄存器实现，需要大量的逻辑和布线资源。通常一个单精度浮点加法器需要500个查找表（LUT），单精度浮点要占用30%的LUT，指数和自然对数等更复杂的数学函数需要大约1000个LUT。因此随着DSP算法越来越复杂，FPGA性能会明显劣化，对占用80%～90%逻辑资源的FPGA会造成严重的布线拥塞，阻碍FPGA的快速互联，最终会影响时序收敛。
为解决以上问题， 2010年Altera在DSP Builder高级模块库中引入了融合数据通路设计。它将基本算子组合在一个函数或者数据通路中，通过分析数据通路的位增长，选择最优归一化输入，为数据通路分配足够的精度，尽可能消除归一化和去归一化步骤。这一优化平台将定点DSP模块与可编程软核逻辑相结合，避免了大量使用这类桶形移位寄存器。与使用几种基本IEEE 754算子构成的等价数据通路相比，减少了50%的逻辑，延时减小了50%。并且，这一方法总的数据精度一般高于使用基本IEEE 754浮点算子库的方法。
在Altera Arria 10和Stratix 10器件中的硬核浮点DSP模块开发出来之前，融合数据通路方法的浮点运算性能和效率是业界领先的。表1显示了Cholesky求解器运行在Stratix V版DSP开发套件上的结果，形式是Ax = B，使用了DSP Builder高级模块库中的融合数据通路设计流程。一般来说Cholesky的输入矩阵函数规模大、延时长，因此很难在FPGA硬件中实现，但具有融合数据通路的DSP Builder模块库的浮点运算占用的逻辑只是基本浮点乘法器的3到4倍，并会在每一时钟周期产生一个结果，从而可实现相应规模的 Cholesky求解。
随着Altera DSP模块体系结构的进步和软件工具的不断优化，目前Altera已可在FPGA中实现高性能浮点运算，Altera的Arria 10和Stratix 10器件中的硬核浮点DSP模块就是业界领先的浮点解决方案的代表。