Verilog中怎么画状态图
状态图是用于逻辑程序仿真的，因此，仿真之前必备具有完整的Verilog程序，然后才根据输入输出关系，给定输入信号，仿真输出结果。下面于Quartus软件为例：
在窗口选择processing->Simulator tool窗口，设置好之后打开即可。
然后在输入端口中设置好波形，“Start”即可。
运行后就会根据输入信号输出相应的波形，验证输出波形是否正确，从而可以检测自己编写的Verilog程序是否有误。
关键步骤如下，1，在初始状态o时，输出o，→2输出1进入状态l→即一进入状态2→输入/进入2→这时输入1，进入2→输入'，进入状态3→输出6，即可进入3→输入|，轿入1，进入状态4…注:具体代码(略)