cpld的gclk管脚的作用
1) GCLK(global clk)：全局时钟脚，这个脚的驱动能力最强，到所有逻辑单元的延时基本相同，所以如系统有外部时钟输入，建议定义此脚为时钟脚。如想用其他脚为时钟输入，必须在在菜单：Assign>Global project logic synthesis>Automatic global>把GCLK前面的勾去掉。这样任意一个I/O脚均可做时钟输入脚 .
2) GCLRn(global clear)：全局清零，如有寄存器清零，建议由此脚来控制 (也可由内部逻辑产生清零信号).
3) OE(global oe): 全局输出使能，如有三态输出，建议由此脚来控制 (也可由内部逻辑产生输出使能信号).
4)分配这些脚和分配普通I/O脚是一样的，先在Assign>device中选好器件型号，再在Assign>pin中填入你想分配的管脚号和类型，或直接在原理图中选中input或output，点鼠标右键，选>assign pin，填入你想分配的管脚号，编译一遍即可。但要注意菜单：Assign>Global project logic synthesis>Automatic。global>中的设置。
5)不用的全局信号和专用输入管脚，应接地，如：Global clk，Global clear，Ded input. 其他不用的管脚一般悬空。如不用的管脚与外电路相连，为保证不影响外电路，应将此管脚定义为输入脚，但不接逻辑。
tongbill:这些全局信号不用也没关系，不过这几个管脚驱动能力最强，用作时钟输入、复位较好
global clear ;global clock; global oe; ded.input
这几个信号都是cpld里面得每一个单元相连接得（言外之意就是速度快），当你用外部得时钟来触发时，用这些信号是比你用普通管脚速度快，而且我记得在cpld里好像你不用这些时钟等，而用普通io代替好像还不行。