数字电子时钟电路图修改助

这个电路改进的希望不太大,毕竟这是数字电路搭建起来的时钟显示模块。

CD4511作为数码管译码电路,电阻是限流的。cd4518和74ls163差不多,用来计数的。

ne555作为时钟模块必不可少,周边期间是它工作的基础。

cd4011作为与门,作为进位控制。

模拟电路快忘光了。数字部分只要知道IC的参数,用法就行。

多功能数字钟电路图

数字钟的VHDL设计

1、设计任务及要求:

设计任务:设计一台能显示时、分、秒的数字钟。具体要求如下:

由实验箱上的时钟信号经分频产生秒脉冲;

计时计数器用24进制计时电路;

可手动校时,能分别进行时、分的校正;

整点报时;

2 程序代码及相应波形

Second1(秒计数 6进制和10进制)

Library ieee;

Use ieee.std_logic_1164.all;

Use ieee.std_logic_unsigned.all;

Entity second1 is

Port( clks,clr:in std_logic;

Secs,Secg: out std_logic_vector(3 downto 0);

cout1:out std_logic);

End second1;

Architecture a of second1 is

Begin

Process(clks,clr)

variable ss,sg: std_logic_vector(3 downto 0);

variable co: std_logic;

Begin

If clr='1' then ss:=0000; sg:=0000;

Elsif clks'event and clks='1' then

if ss=0101 and sg=1001 then ss:=0000; sg:=0000;co:='1';

elsif sg<1001 then sg:=sg+1;co:='0';

elsif sg=1001 then sg:=0000;ss:=ss+1;co:='0';

end if;

end if;

cout1<=co;

Secs<=ss;

Secg<=sg;

end process;

End a;

Min1(分计数器 6进制和10进制 alm实现整点报时)

Library ieee;

Use ieee.std_logic_1164.all;

Use ieee.std_logic_unsigned.all;

Entity min1 is

Port(clkm,clr:in std_logic;

mins,ming:buffer std_logic_vector(3 downto 0);

enmin,alarm: out std_logic);

End;

Architecture a of min1 is

Begin

Process(clkm,clr)

variable ms,mg :std_logic_vector(3 downto 0);

variable so,alm :std_logic;

Begin

If clr='1' then ms:=0000; mg:=0000;

Elsif clkm'event and clkm='1' then

if ms=0101 and mg=1001 then ms:=0000;mg:=0000; so :='1'; alm:='1';

elsif mg<1001 then mg:=mg+1; so :='0';alm:='0';

elsif mg=1001 then mg:=0000;ms:=ms+1; so :='0';alm:='0';

end if;

end if;

alarm<=alm;

enmin<= so;

mins<=ms;

ming<=mg;

End process;

End a;

Hour1(时计数器 4进制与2进制)

Library ieee;

Use ieee.std_logic_1164.all;

Use ieee.std_logic_unsigned.all;

Entity hour1 is

Port(clkh,clr:in std_logic;

hours,hourg:out std_logic_vector(3 downto 0));

End;

Architecture a of hour1 is

Begin

Process(clkh,clr)

variable hs,hg :std_logic_vector(3 downto 0);

Begin

If clr='1' then hs:=0000; hg:=0000;

Elsif clkh'event and clkh='1' then

if hs=0010and hg=0011 then hs:=0000;hg:=0000;

elsif hg<1001 then hg:=hg+1;

elsif hg=1001 then hg:=0000;hs:=hs+1; end if;

end if;

hours<=hs;

hourg<=hg;

End process;

End;

Madapt(校分)

Library ieee;

Use ieee.std_logic_1164.all;

Use ieee.std_logic_unsigned.all;

Entity madapt is

Port(en,clk,secin,m1:in std_logic;

minset:out std_logic);

End;

Architecture a of madapt is

Begin

Process(en,m1)

Begin

if en='1' then

if m1='1' then minset<=clk;

else minset<=secin; end if;

else minset<=secin ;

end if;

End process;

end;

Hadapt (校时)

Library ieee;

Use ieee.std_logic_1164.all;

Use ieee.std_logic_unsigned.all;

Entity hadapt is

Port(en,clk,minin,h1:in std_logic;

hourset:out std_logic);

End;

Architecture a of hadapt is

Begin

Process(en,h1)

Begin

if en='1' then

if h1='1' then hourset<=clk;

else hourset<=minin; end if;

else hourset<=minin;

end if;

End process;

end;

Topclock(元件例化 顶层文件)

Library ieee;

Use ieee.std_logic_1164.all;

Use ieee.std_logic_arith.all;

Use ieee.std_logic_unsigned.all;

Entity topclock is

Port(clk,clr,en,m1,h1:in std_logic;

alarm:out std_logic;

secs,secg,mins,ming,hours,hourg:buffer std_logic_vector(3 downto 0));

End;

Architecture one of topclock is

Component second1

Port( clks,clr:in std_logic;

secs,secg: buffer std_logic_vector(3 downto 0);

cout1: out std_logic);

End Component;

Component min1

Port(clkm,clr:in std_logic;

mins,ming:buffer std_logic_vector(3 downto 0);

enmin,alarm: out std_logic);

End Component;

Component hour1

Port(clkh,clr:in std_logic;

hours,hourg:buffer std_logic_vector(3 downto 0));

End Component;

Component madapt

Port(en,m1,clk,secin:in std_logic;

minset:out std_logic);

End Component;

Component hadapt

Port(en,h1,clk,minin:in std_logic;

hourset:out std_logic);

End Component;

signal a,b,c,d: std_logic;

begin

u1:second1 port map(clr=>clr,

secs=>secs,secg=>secg,clks=>clk, cout1=>a);

u2:min1 port map(clr=>clr,alarm=>alarm,

mins=>mins,ming=>ming,clkm=>b,enmin=>c);

u3:hour1 port map(clr=>clr,

hours=>hours,hourg=>hourg,clkh=>d);

u4:madapt port map(en=>en,m1=>m1,clk=>clk,secin=>a,minset=>b);

u5:hadapt port map(en=>en,h1=>h1,clk=>clk,minin=>c,hourset=>d);

end;

3 电路图

4 实验心得

程序全部都给你写好了啊,只 要你自己仿真,再下载到实验箱就OK了啦

数字电路数字钟设计

根据设计任务和要求,对照数字电子钟的框图,可以分以下几部分进行模块化设计。

1. 秒脉冲发生器

脉冲发生器是数字钟的核心部分,它的精度和稳定度决定了数字钟的质量,通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz的秒脉冲。如晶振为32768 Hz,通过15次二分频后可获得1Hz的脉冲输出.

2. 计数译码显示

秒、分、时、日分别为60、60、24、7进制计数器、秒、分均为60进制,即显示00~59,它们的个位为十进制,十位为六进制。时为二十四进制计数器,显示为00~23,个位仍为十进制,而十位为三进制,但当十进位计到2,而个位计到4时清零,就为二十四进制了。

周为七进制数,按人们一般的概念一周的显示日期“日、1、2、3、4、5、6”,所以我们设计这个七进制计数器,应根据译码显示器的状态表来进行,如表1.1所示。

按表1.1状态表不难设计出“日”计数器的电路(日用数字8代替)。

所有计数器的译码显示均采用BCD—七段译码器,显示器采用共阴或共阳的显示器。

Q4 Q3 Q2 Q1

显示

1 0 0 0

0 0 0 1

1

0 0 1 0

2

0 0 1 1

3

0 1 0 0

4

0 1 0 1

5

0 1 1 0

6

表1.1 状态表

3. 校时电路

在刚刚开机接通电源时,由于日、时、分、秒为任意值,所以,需要进行调整。

置开关在手动位置,分别对时、分、秒、日进行单独计数,计数脉冲由单次脉冲或连续脉冲输入。

4. 整点报时电路

当时计数器在每次计到整点前六秒时,需要报时,这可用译码电路来解决。即

当分为59时,则秒在计数计到54时,输出一延时高电平去打开低音与门,使报时声按500Hz频率呜叫5声,直至秒计数器计到58时,结束这高电平脉冲;当秒计数到59时,则去驱动高音1KHz频率输出而鸣叫1声。

五、参考电路

数字电子钟逻辑电路参考图如图1.3所示。

参考电路简要说明

1. 秒脉冲电路

由晶振32768Hz经14分频器分频为2Hz,再经一次分频,即得1Hz标准秒脉冲,供时钟计数器用。

2. 单次脉冲、连续脉冲

这主要是供手动校时用。若开关K1打在单次端,要调整日、时、分、秒即可按单次脉冲进行校正。如K1在单次,K2在手动,则此时按动单次脉冲键,使周计数器从星期1到星期日计数。若开关K1处于连续端,则校正时,不需要按动单次脉冲,即可进行校正。单次、连续脉冲均由门电路构成。

3. 秒、分、时、日计数器

这一部分电路均使用中规模集成电路74LS161实现秒、分、时的计数,其中秒、分为六十进制,时为二十四进制。从图3中可以发现秒、分两组计数器完全相同。当计数到59时,再来一个脉冲变成00,然后再重新开始计数。图中利用“异步清零”反馈到/CR端,而实现个位十进制,十位六进制的功能。

时计数器为二十四进制,当开始计数时,个位按十进制计数,当计到23时,这时再来一个脉冲,应该回到“零”。所以,这里必须使个位既能完成十进制计数,又能在高低位满足“23”这一数字后,时计数器清零,图中采用了十位的“2”和个位的“4”相与非后再清零。

对于日计数器电路,它是由四个D触发器组成的(也可以用JK触发器),其逻辑功能满足了表1,即当计数器计到6后,再来一个脉冲,用7的瞬态将Q4、Q3、Q2、Q1置数,即为“1000”,从而显示“日”(8)。

4.译码、显示

译码、显示很简单,采用共阴极LED数码管LC5011-11和译码器74LS248,当然也可用共阳数码管和译码器。

1. 整点报时

当计数到整点的前6秒钟,此时应该准备报时。图3中,当分计到59分时,

将分触发器QH置1,而等到秒计数到54秒时,将秒触发器QL置1,然后通过QL与QH相与后再和1s标准秒信号相与而去控制低音喇叭呜叫,直至59秒时,产生一个复位信号,使QL清0,停止低音呜叫,同时59秒信号的反相又和QH相与后去控制高音喇叭呜叫。当计到分、秒从59:59—00:00时,呜叫结束,完成整点报时。

2. 呜叫电路

呜叫电路由高、低两种频率通过或门去驱动一个三极管,带动喇叭呜叫。1KHz

和500Hz从晶振分频器近似获得。如图中CD4060分频器的输出端Q5和Q6。Q5输出频率为1024Hz,Q6输出频率为512Hz。

数字钟电路图谁数字电子钟的电路图

谁数字电子钟的电路图

http://www.wsjx.zjwu.net/d/class/1081035-2090206/web/zonghe/6.htm

实验仪器、工具:

1. 5V电源(或实验箱)4个人合用1个。

2. 四连面包板1块。

3. 示波器2个(每班)

4. 万用表5个(每班)。

5. 镊子1把。

6. 剪刀1把。

六、实验器件

1. 网络线2米/人。

2. 共阴八段数码管6个。

3. CD4511集成块6块。

4. CD4060集成块1块。

5. 74HC390集成块3块。

6. 74HC51集成块1块。

7. 74HC00集成块4块。

8. 74HC30集成块1块。

9. 10MΩ电阻5个。

10. 500Ω电阻14个。

11. 30p电容2个。

12. 32.768k时钟晶体1个。

13. 蜂鸣器10个(每班)

七、设计过程的日程安排

6月28日

1. 分发仪器、工具、器件

2. 讲解总体设计的过程,明确数字钟实现的功能,由哪些相对独立的功能模块组成,各个模块之间互相联系,时钟信号传输路径、方向和频率变化。

3. 讲解面包板的结构和使用方法,连接导线的要点,包括导线剥线头、插线方法、要求,检查面包板,如面包板中的导电铜片变形或移位,更换导电铜片。

4. 七段数码引脚排列测试,验证每段显示为一个发光二极管,同时完成对每个数码管的检查。

6月29日~7月2日

分功能讲解各个模块功能实现原理、实现,搭建实际电路一个个验证。在接线时注意合理布线和接线的可靠性。

6月29日

a) 数码管的译码驱动电路接线、测试、译码器控制功能测试(手工输入测试电平)。

除了进一步熟悉原理外,主要练习接线合理布局,走线整齐、美观,用手指触动导线时也能正常工作。可以静态显示学号的后几位。然选一个可正常工作的译码、显示电路,分别测试译码器的3个控制引脚的作用。

6月30日

b) 晶体震荡电路接线、测试(用示波器测量4060输入时钟,每一路分频输出的频率)。

c) 5进制计数器接线,输入用4060的2Hz,输出用数码管显示。

7月1日

d) 10进制计数器接线、测试。

e) 6进制计数器接线、测试(在10进制基础上改)。

7月2日

f) 60进制计数器接线、测试。

g) 24进制计数器、测试(在60进制基础上改)。

h) 校时电路接线(用RS触发器实现锁定、防抖动功能),用示波器观察电路的信号选择功能。

7月5~7日

5. 在熟悉各个功能模块基础上,结合对总体框图的理解,设计总接线图。

6. 根据总接线图中各种元器件数量、连线,确定所有元器件布局。

7. 按以下顺序接线:晶体震荡、秒电路、分电路、时电路。

8. 如时间允许加接校时电路和报时电路(整点报时)。

7月8~9日

9. 写课程设计报告。

a) 设计的目的、要求。

b) 总体框图设计。

c) 功能模块设计(对所用元器件使用作一些说明)。

d) 总电路图设计。

e) 总结:遇到的问题和解决办法、体会、意见、建议等。

参考资料:http://www.wsjx.zjwu.net/d/class/1081035-2090206/web/zonghe/6.htm

一个纯硬件数字电子时钟的电路图

纯数字电路的时钟,。我有的 。74LS161.555等芯片组成

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